『SystemVerilog HDL Programming』은 〈FPGA와 Verilog 언어는 무엇인가?〉, 〈처음으로 Verilog HDL 코드 만들기〉, 〈Verilog 문법(Syntax)과 의미(Semantic)〉, 〈Verilog 연산자(Operators)〉등을 수록하고 있는 책이다.
CHAPTER 1. FPGA와 Verilog 언어는 무엇인가?
1.1 FPGA란 무엇인가?
1.2 하드 IP와 집적된 CPU
1.3 FPGA 설계 과정
1.4 Verilog의 역사
1.5 Verilog 언어의 특징
1.6 Verilog를 이용한 설계 과정
CHAPTER 2. 처음으로 Verilog HDL 코드 만들기
2.1 툴 다운로드하기
2.2 Hello world 코드 만들기
2.3 ISE 툴을 사용하여 코드 만들기
2.4 Cloud에서 실행하기
CHAPTER 3. Verilog 문법(Syntax)과 의미(Semantic)
3.1 여백(White Space)
3.2 식별자(Identifier)
3.3 Verilog에서 수 표현하기
3.4 자료형(Data Type)
3.5 문자열(String)
3.6 상수(Constant) 선언하기
3.7 모듈(Module)
3.8 포트(Port)
3.9 모듈 가져오기(Instantiation)
3.10 테스트벤치(test bench)
3.11 구조적(Structural) 식별자
CHAPTER 4. Verilog 연산자(Operators)
4.1 비트에 관한 연산자(Bitwise Operator)
4.2 관계(Relational) 연산자
4.3 논리(Logical) 연산자
4.4 산술(Arithmetic) 연산자
4.5 축소(Reduction) 연산자
4.6 이동(Shift) 연산자
4.7 병합(Concatenation) 연산자
4.8 반복(Replication) 연산자
4.9 조건(Conditional) 연산자
4.10 연산자의 ...우선 순위(Priority)
CHAPTER 5. Verilog-2001 표준에서 새로운 것
CHAPTER 6. SystemVerilog 표준에서 새로운 것
6.1 정수 자료형
6.2 void와 null
6.3 압축 된 배열과 압축되지 않은 배열
6.4 배열 비트 선택 및 부분 선택 주소 지정
6.5 동적 배열, 연상 배열, 및 큐
6.6 구조체와 공용체
6.7 클래스(Class)
6.8 문자열(String)과 열거(Enumeration) 자료형
6.9 프로세스 간 통신
6.10 인터페이스(Interface)
6.11 fork~join 문
6.12 program
6.13 표명(Assertion), 가정(Assume), 및 커버(Cover)
6.14 무작위화(Randomization)
CHAPTER 7. 게이트 수준(Gate-level) 모델링
7.1 게이트 기본 요소(Primitive)
7.2 전송 게이트(Transmission Gate) 기본 요소(Primitive)
7.3 스위치(Switch) 기본 요소(Primitive)
7.4 신호 세기(Strength) 수준
7.5 게이트와 스위치 지연
7.6 게이트 수준 모델링 예
CHAPTER 8. 사용자 정의 기본 게이트(User-Defined Primitive : UDP)
8.1 UDP란 무엇인가?
8.2 UDP 포트의 규칙
8.3 UDP에서 사용하는 특수 기호
8.4 UDP 몸체(Body)
8.5 수준 반응 순차 논리 UDP
8.6 모서리 반응(Edge-Sensitive) 순차 논리 UDP
CHAPTER 9. Verilog 동작적(Behavioral) 모델링
9.1 Verilog HDL의 추상화(Abstraction) 수준
9.2 절차적(Procedural) 블록
9.3 순차적(Sequential) 블록과 병렬적(Parallel) 블록
9.4 방해(Blocking) 할당과 비방해(Non-blocking) 할당(assignment)
9.5 if-else 조건문
9.6 case 문
9.7 순환(Looping) 문
9.8 연속적 할당문(Continuous Assignment)
9.9 절차적 블록을 사용하여 순차 논리 구현하기
9.10 절차적 블록을 사용하여 조합 논리 구현하기
CHAPTER 10. 절차적 블록에서의 타이밍 제어
10.1 지연 제어
10.2 모서리 반응(Edge-Sensitive) 사건(Event) 제어
10.3 내부 할당(Intra Assignment) 타이밍 제어
10.4 0(Zero) 지연 제어
10.5 wait 문
10.6 사건(Event) 기반 타이밍 제어
10.7 경로 지연 모델링
CHAPTER 11. 태스크와 함수
11.1 태스크(Task)
11.2 함수
CHAPTER 12. 시스템 태스크와 함수
CHAPTER 13. 컴파일러 지시어(Directive)
13.1 `include 지시어
13.2 `define 지시어
13.3 `undef 지시어
13.4 `ifdef 지시어
13.5 `timescale 지시어
13.6 `resetall 지시어
13.7 `defaultnettype 지시어
CHAPTER 14. FSM(Finite State Machine) 모델링하기
14.1 FSM 모델링 구성요소
CHAPTER 15. 계수기 모델링 예
CHAPTER 16. RTL(Register Transfer Level) 모델링
CHAPTER 17. SystemVerilog로 테스트벤치 만들기
CHAPTER 18. UVM(Universal Verification Methodology) 테스트 벤치 만들기
찾아보기
[머리말]
SystemVerrilog HDL은 일반적인 프로그래밍 언어와 유사하나 하드웨어를 기술하는데 사용하는 언어이므로 상이한 부분도 많이 존재한다. 그래서 독자들에게 SystemVerilog 언어에 대한 일반적인 프로그래밍 언어와의 이러한 유사성과 상이성을 어떻게 쉽게 파악해내도록 2016년에 출간된 ”쉽게 배우는 HDL Programming“을 기반으로 이 책을 보완 수정하였다.
내가 처음 Verilog HDL 언어를 배울 때 입문용으로 보았던 Deepak Kumar Tala의 Verillog Tutorial과 SystemVerilog Tutorial로부터 영감을 받았다. 예제 중심으로 설명이 되어 있다 보니 딴 책들보다도 이해하기가 더 쉬웠던 것 같다. 이번에 새로운 교재를 개발하면서 SystemVerilog HDL을 쉽게 교육할 방법을 궁리하다 예제 중심의 책을 발간하면 어떨까 생각하게 되었다. 많은 예제가 수록되어있기 때문에 독자는 예제를 살펴보면서 자연스럽게 SystemVerilog 언어를 터득할 수 있도록 돕고 있다.
아직 산업계에서는 설계를 위한 Verilog HDL이 아직 널리 통용되고 있는지라 SystemVerilog HDL에서 바로 시작하지 않고 Verilog HDL인 Verilog-95 표준과 Verlog-2001 표준과 함께 검증 기능을 확장시킨 SystemVerilog 표준으로 부드럽게 옮겨갈 수 있도록 같이 설명하였다.
이 책에서는 FPGA에 대해서 간단히 언급하였다. 그리고 Xilinx ISE 툴을 다운로드하고 이것을 사용하는 방법에 대해서도 간단히 설명하였다. 이것이 여의치 않으면 대신애 웹 기반의 EDA Playground에서 사용할 수 있도록 설명하였다.
예제를 통하여 공부를 하므로 SystemVerilog 언어의 중요한 키워드들이 예제들에서 반복적으로 나오므로 독자들에게는 이들을 반복적으로 접하게 되어 자연스럽게 암기가 되도록 돕고 있다.
그리고 마지막 장에 UVM 프레임워크을 이용하여 테스트벤치를 만드는 방법에 대해서도 소개하였다.
아무쪼록 이 책이 많은 독자들에게 SystemVerilog 언어를 쉽게 배울 수 있도록 도움이 되었으면 하는 바람이다.
마지막으로 이 책의 발간을 도와주신 GS인터비전 송기수 사장님께 감사드리고 이 책을 쓴다고 주말조차도 학교에 나가는 남편을 묵묵히 지켜봐준 아내 성강옥과 아들 하회현에게도 감사를 전한다.
2021년 3월
저자 하판봉
하판봉 [저]
저서 [SystemVerilog HDL Programming]
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